英特尔、台积电与IBM的16and14nm技术有何不同

英特尔、台积电以及IBM三家企业在逻辑LSI的微细化方面处于领先地位。这三家企业在最尖端工艺——16/14nm技术上存在哪些战略差异呢?

在2017年1月30日于东京举行的研讨会——SPI论坛“三维工艺的障碍与解决方案”(主办：日本Semiconductor Portal公司)上，东京大学生产技术研究所的教授平本俊郎登台发表了演讲。他以“从2014 IEDM看16/14nm FinFET技术的最新趋势”为题，围绕各企业在半导体元件相关国际学会上发表的内容，介绍了尖端CMOS技术的趋势。

平本首先指出，尖端CMOS技术开发已从22/20nm工艺过渡至16/14nm工艺，采用块硅基板的平面构造MOSFET(平面块体MOSFET)随之完全销声匿迹。原因是平面块体MOSFET很难充分减轻短通道效应及不稳定现象。

这样一来，16/14nm工艺便形成了采用块硅基板的FinFET(块体FinFET)、采用SOI(silicon on insulator)基板的FinFET(SOI FinFET)、采用SOI基板的平面构造全耗尽型晶体管(FDSOI)三足鼎立的局面。选择其中的哪一种“取决于各公司的战略，但主流肯定是块体 FinFET”。

在2014年12月举行的“2014年IEEE电子器件国际会议(IEDM 2014)”上，英特尔、台积电及IBM就16/14nm工艺技术展开了较量。这一技术在逻辑LSI领域相当于最尖端工艺，部分产品已开始量产。

英特尔坚持摩尔定律

首先是英特尔。该公司发布的是14nm工艺块体FinFET技术，这是继22nm工艺之后的第2代FinFET技术。英特尔使用自对准(self- align)方式双重曝光技术，实现了Fin间距为42nm、栅极间距为70nm、金属(M2)间距为52nm的“极为细密的图案。在14nm工艺中实现 这么小的数值，很了不起”。

第2代FinFET与第1代相比，通过减小Fin宽度并增加高度，在微细化的同时兼顾了电流驱动力的改善。栅极长度约为20nm。其另一个特点是，为了减小布线延迟，在层间绝缘膜中导入了气隙。

一般来说，FinFET即便不在通道中添加杂质，也可调整阈值电压，因此对不稳定的耐受能力很强。但实际上，英特尔通过掺杂调整了阈值电压。对Fin实施了固体源极(solid-state)掺杂。即便如此，阈值电压的不稳定现象仍然少于22nm工艺。

据平本介绍，值得关注的另一点是，英特尔此次使用了与以前不同的指标来表示FinFET的电流驱动力(漏极电流)。发布22nm工艺技术时，该公司给出了 以Fin周长来进行归一化的漏极电流，而此次则利用Fin的布局宽度进行归一化。因此，电流驱动力很难与以前的工艺简单比较。

台积电未透露细节

台积电发布了16nm工艺块体FinFET技术。该公司在16nm工艺中首次采用了FinFET，此次发布的是其中的第2代工艺技术。该公司已开始进行16nm工艺技术的试产。

台积电的16nm技术采用侧壁工艺形成Fin间距为48nm、栅极间距为90nm的微细图案。栅极长度“估计为25nm左右，可能没有(像英特尔那样)微细化至20nm”。台积电的论文“并未绍特性改善理由等详情，其内容让阅读的人感觉有点失望”。

与采用块体FinFET的英特尔和台积电不同，IBM发布了采用SOI FinFET的14nm工艺技术。利用侧壁工艺实现了Fin间距42nm及栅极间距80nm等。这项技术的另一个特点是，混载存储器采用DRAM而不是 SRAM，实现了0.0174μm2的极小单元面积。

与成本相比，IBM更重视性能

采用SOI基板的话，“基板成本会比块硅基板高出数倍，但从制造工艺来看，可轻松形成Fin，而且性能上也有优势，那就是可以消除Fin正下方的寄生容 量”。IBM认为，提高Fin的高度之后，就会与耗电量发生此消彼长的关系，因此该公司“采用了与英特尔不同的优化方法，比如将Fin的高度设置比较 低”。

据平本介绍，IBM的14nm工艺技术组合使用两种栅极工作函数和掺杂工艺，在很大范围内调整了阈值电压，这也是其特点之一。区分使用两种栅极工作函数的方法在技术上“很难实现”。

基于上述三家公司发布的内容，平本表示，在16/14nm之后的工艺技术中，现行的“双栅极构造是否会进化为(用栅极电极全方位包围通道的)栅极环绕 (Gate-All-Around)构造尚不明朗。目前还有一个方向是通过增加Fin高度来获得W(实效栅极宽度)，10nm以后工艺的动向值得关注”。

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